單選題：

1、 SDH相關(guān)，光纖的歸一效率V的范圍

2、 總線(xiàn)周期包含3個(gè)時(shí)鐘周期，每個(gè)總線(xiàn)周期可以傳輸32位數(shù)據(jù)，時(shí)鐘頻率為33Mbps，求總線(xiàn)帶寬

3、 諧振功率放大器的集電極Vcc從0增大，功率放大器的狀態(tài)變化(過(guò)壓，臨界，欠壓 排序)

多選題：

1、 要想從抽樣信號(hào)中恢復(fù)出原有信號(hào)，應(yīng)滿(mǎn)足哪些條件?

2、 verilog中function和task的區(qū)別

3、 cache的刷新方式?

4、 MOS管與雙極管相比，有何優(yōu)點(diǎn)

5、常用封裝形式

6、VHDL中的關(guān)鍵字bus use now loop

7、網(wǎng)絡(luò)協(xié)議包含哪些層，考的應(yīng)該是ip協(xié)議在哪層?如何應(yīng)用?

8、Fpga的組成

9、mp3的數(shù)據(jù)格式

10、N型半導(dǎo)體摻的雜質(zhì) p 、b、sn

判斷題：

1、 廣域網(wǎng)T1，T3標(biāo)準(zhǔn)，T1可以提供1.544Mbps的帶寬 ，T3可以提供45Mbps的帶寬

2、兩條平行線(xiàn)的差模、共模定義

3、verilog所有語(yǔ)句都能被綜合嗎?

問(wèn)答題：

1.單片機(jī)的最小系統(tǒng)需要哪些東西

2.oc門(mén)電路和od門(mén)電路中的oc，od指的是什么

3.為什么cpu的ram越大dsp的效率越高

4.fpga系統(tǒng)的設(shè)計(jì)流程

大題：

一、兩個(gè)8051，分別為A、B，實(shí)現(xiàn)A并行采集開(kāi)關(guān)信號(hào)，A到B串行通信(2模式)，B并行輸出控制發(fā)光led，畫(huà)出其框圖。

二、用verilog編寫(xiě)2分頻電路

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